VLSI 布图规划中的早期可布线评估:一种广义布线模型

在纳米级集成电路(IC)设计流程中,为实现所需的印刷性与性能指标,多次设计迭代不可避免。这始于旨在改善设计中可布线性的布局优化,包括线长、拥塞与时序。相反,在设计流程早期的布图规划布局上,并无此类实践。近来,STAIRoute \cite{karb2} 试图通过识别网表在布图规划中跨多个金属层、经由一组布线区域的最短布线路径来解决该问题。由于分层 ASIC/SoC 设计中的模块并不使用所有允许的金属层进行对应标准单元连接的内部布线,所提出的 STAIRoute 框架对于早期全局可布线评估并不有效。这导致布线区域的不当利用,尤其在具有较少布线阻塞的高层金属层中,因为标准单元未放置而无法实现其互连的任何布线。本文提出一种用于早期全局可布线评估的广义模型 HGR,利用模块在若干金属层之上的空闲区域。所提出的(混合)布线模型包含(a) STAIRoute 中经由低层金属层模块边界区域的结图模型,以及(ii) 用于模块空闲区域高层布线的网格图模型。基于最新布图规划基准的实验表明,相较 STAIRoute,HGR 在线网长度、过孔数和拥塞上分别平均减少 $4\%$、$54\%$ 和 $70\%$。此外,我们在面向 $45nm$ 工艺的工业设计流程上进行了另一实验,结果令人鼓舞:当早期全局布线结合现有物理设计流程使用时,运行时间提升约 $3$ 倍。