STAIRoute:基于单调阶梯图案布线的早期全局布线以实现拥塞降低

随着工艺节点急剧缩小,物理设计方法因收敛性差及难以获得最优解而面临严峻挑战。因此亟需对潜在失效进行早期检测。这促使人们设计从设计流程较低抽象层级到较高层级的反馈机制,例如布局驱动综合、可布线(时序)驱动布局等。受此启发,我们提出一种在布图规划阶段之后采用图案布线的早期全局布线框架。我们通过估计可布线性和布线线长及过孔数来评估给定设计的布图拓扑可行性,同时应对布局整体的全局拥塞情形。针对布线区域的不同容量剖面(如均匀或非均匀的金属层间距变化情形)确保了其对技术缩放的适应性。所提算法STAIRoute对含$n$个模块和$k$条网络(最多$t$个端点的)的给定设计耗时$O(n^2kt)$。在一组布图规划基准电路上的实验结果显示了100%布线完成率,且布线区域内无过拥塞报告。$t$端点($t\geq$ 2)网络的线长与FLUTE计算的斯坦纳线长相当。文中还给出了不同容量剖面下过孔数的估计以及拥塞与运行时间结果。