抗侧信道攻击安全集成电路的 VLSI 设计流程
硬件体系结构
2011-11-09 v1
摘要
本文提出了一种数字 VLSI 设计流程，用于创建安全且抗侧信道攻击（SCA）的集成电路。该设计流程始于使用 VHDL 或 Verilog 等硬件描述语言进行的常规设计，并提供通往抗 SCA 版图的直接路径。不同于全定制版图或包含大量仿真的迭代设计过程，我们在常规同步 CMOS 标准单元设计流程中融入了几项关键修改。我们讨论了抗侧信道攻击的基础，并相应调整了综合及布局布线（place & route）过程的库数据库和约束文件。实验结果表明，针对 DES 算法模块的常规单端 CMOS 标准单元实现进行 DPA 攻击，在 200 次测量后即可泄露密钥；而对安全版本进行相同攻击，即使在超过 2000 次测量后仍未泄露密钥。
引用
@article{arxiv.0710.4806,
title = {A VLSI Design Flow for Secure Side-Channel Attack Resistant ICs},
author = {Kris Tiri and Ingrid Verbauwhede},
journal= {arXiv preprint arXiv:0710.4806},
year = {2011}
}
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