A 237 Gbps Unrolled Hardware Polar Decoder
硬件体系结构
2015-05-20 v1
摘要
在这封信中，我们提出了一种采用简化复杂度逐次消除解码算法的极化码解码器新架构。这种新颖的全展开、深度流水线架构能够在 FPGA 上实现的 (1024,512) 极化码中实现超过 237 Gbps 的编码吞吐量。该解码器比当前最先进的极化码解码器快两个数量级。
引用
@article{arxiv.1412.6043,
title = {A 237 Gbps Unrolled Hardware Polar Decoder},
author = {Pascal Giard and Gabi Sarkis and Claude Thibeault and Warren J. Gross},
journal= {arXiv preprint arXiv:1412.6043},
year = {2015}
}
备注
4 pages, 3 figures