基于查找表展开与流水化的极化码译码器

展开译码算法能够以增加面积为代价实现极高的吞吐量。查找表(LUT)可用于替代原本以电路实现的功能。本文中，我们展示了在极化码展开译码器中用精心设计的LUT替换逻辑块的影响。我们表明，使用LUT改善关键性能指标（如面积、吞吐量、时延）可能比预期更具挑战性。我们提出了三种基于LUT的译码器变体，并详细描述了其内部结构及电路。这些基于LUT的译码器与采用定点数表示的常规展开译码器在可比较的纠错性能下进行了对比。以一个短系统极化码作为示例。所有最终的展开译码器在28 nm FD-SOI工艺、时钟频率约1.4 GHz至1.5 GHz下均展现出略低于10 Gbps的信息吞吐量。我们基于LUT的译码器最佳变体相比常规展开译码器减少了23%的面积需求，同时保持可比较的纠错性能。