基于片上网络架构复用多处理器以减少测试时间
硬件体系结构
2011-11-09 v1
摘要
嵌入式系统日益增加的复杂性和短暂的生命周期，正推动当前片上系统 (SoC) 设计向可编程处理单元数量快速增加、而定制逻辑门数减少的方向发展。鉴于这一趋势，本文提出了一种测试规划方法，能够复用现有的处理器作为测试源和汇，并利用片上网络作为测试访问机制。实验结果基于 ITC'02 基准测试以及两个符合 MIPS 和 SPARC 指令集的开放核心处理器。结果表明，协同使用片上网络和嵌入式处理器可以提高测试并行度并减少测试时间，且无需增加面积和引脚成本。
引用
@article{arxiv.0710.4795,
title = {Test Time Reduction Reusing Multiple Processors in a Network-on-Chip Based Architecture},
author = {Alexandre M. Amory and Marcelo Lubaszewski and Fernando G. Moraes and Edson I. Moreno},
journal= {arXiv preprint arXiv:0710.4795},
year = {2011}
}
评论
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