面向设计优化的部分重配置
硬件体系结构
2020-08-04 v1
摘要
FPGA 设计者传统上采用与 ASIC 设计者类似的设计方法。最显著的是，在设计时，FPGA 设计者将逻辑资源固定分配给设计中的各模块。在运行时，由于难以避免的低效来源（例如操作依赖关系），部分已占用资源可能处于空闲或利用不足的状态。借助部分重配置（PR），FPGA 资源可随时间被重新分配。因此，利用 PR，设计者可通过更好的面积-时间调度来尝试减少空闲与利用不足。本文中，我们解释了 PR 风格设计何时、如何以及为何能够改善无 PR 的 ASIC 风格设计的性能-面积帕累托前沿。我们首先引入面积-时间体积的概念来解释 PR 风格设计为何能优于 ASIC 风格设计。我们将资源利用不足识别为可被 PR 风格设计利用的机会。随后我们提出一个一阶解析模型，以帮助设计者判断 PR 风格设计是否有益。若确实有益，该模型会指出最合适的 PR 执行策略并给出改进幅度的估计。该模型在三个案例研究中得到验证。
引用
@article{arxiv.2008.00062,
title = {Partial Reconfiguration for Design Optimization},
author = {Marie Nguyen and Nathan Serafin and James C. Hoe},
journal= {arXiv preprint arXiv:2008.00062},
year = {2020}
}