FPGA动态部分重配置期间功耗开销的精确测量
硬件体系结构
2017-02-01 v1
摘要
在嵌入式系统设计背景下，两个重要挑战仍在研究中。首先，提升硬件组件的实时数据处理、可重构性、可扩展性和自调节能力。其次，通过低功耗设计技术（如时钟门控、逻辑门控和动态部分重配置（DPR）能力）降低功耗。如今，若干应用（例如密码学、软件定义无线电或航天任务）利用了可编程逻辑器件DPR的优势。DPR允许在运行时修改明确定义的可重构FPGA区域。然而，它在重配置阶段引入了功耗和时间方面的开销。在本文中，我们提出了一种使用高速数字示波器和分流电阻法对DPR过程的功耗开销进行的调查研究。给出了针对Virtex 5 FPGA的重配置时间和功耗开销结果。
引用
@article{arxiv.1701.08849,
title = {Accurate Measurement of Power Consumption Overhead During FPGA Dynamic Partial Reconfiguration},
author = {Amor Nafkha and Yves Louet},
journal= {arXiv preprint arXiv:1701.08849},
year = {2017}
}
备注
6 pages, 6 figures, 2016 International Symposium on Wireless Communication Systems (ISWCS): Special sessions - Low Power Design Techniques for Embedded Systems