片上测试时钟生成的逻辑设计——实现细节及其对延迟测试质量的影响
硬件体系结构
2011-11-09 v1
摘要
本文针对具有高频率时钟域的 SOC 器件的延迟测试问题。详细描述了一种旨在避免昂贵测试设备的片上高速时钟生成逻辑设计。讨论了用于减少测试向量数量并提高测试质量的片上时钟生成技术。给出了所提技术的 ATPG 结果。
引用
@article{arxiv.0710.4763,
title = {Logic Design for On-Chip Test Clock Generation - Implementation Details and Impact on Delay Test Quality},
author = {Matthias Beck and Olivier Barondeau and Martin Kaibel and Frank Poehl and Xijiang Lin and Ron Press},
journal= {arXiv preprint arXiv:0710.4763},
year = {2011}
}
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