基于延迟不敏感双轨数据编码的延迟优化异步提前输出行波进位加法器
硬件体系结构
2017-06-15 v1
摘要
采用延迟不敏感码进行数据表示（即编码）并遵循 4 相归零协议进行握手的异步电路通常具有鲁棒性。根据数据编码使用单一延迟不敏感码还是多种延迟不敏感码，该编码方案被称为同构或异构延迟不敏感数据编码。本文提出了一种新的延迟优化的提前输出异步行波进位加法器（RCA），它利用了单比特异步全加器（SAFA）和双比特异步全加器（DAFA），这些全加器包含冗余逻辑，基于延迟不敏感双轨码（即同构数据编码），并遵循 4 相归零握手。在各种基于同构或异构延迟不敏感数据编码（对应于弱指示或提前输出时序模型）的 RCA、超前进位加法器（CLA）和进位选择加法器（CSLA）设计中，本文提出的包含带冗余逻辑的 SAFA 和 DAFA 的提前输出异步 RCA 被发现能降低双操作数加法运算的延迟。具体而言，对于 32 位异步 RCA，利用 15 级 DAFA 和 2 级 SAFA 可降低延迟。通过考虑 32/28nm CMOS 数字单元库的典型门延迟，计算了不同异步加法器的理论最坏情况延迟，并与其估计的实际最坏情况延迟进行了比较。理论与实际的最坏情况延迟表现出密切的相关性。
引用
@article{arxiv.1706.04487,
title = {Latency Optimized Asynchronous Early Output Ripple Carry Adder based on Delay-Insensitive Dual-Rail Data Encoding},
author = {P Balasubramanian and K Prasad},
journal= {arXiv preprint arXiv:1706.04487},
year = {2017}
}
备注
arXiv admin note: text overlap with arXiv:1704.07619