一种异步提前输出全加器及相对时序行波进位加法器
硬件体系结构
2017-11-09 v2
摘要
本文介绍了一种新型异步提前输出全加器的设计，该全加器级联后可构成相对时序行波进位加法器（RCA）。该相对时序 RCA 需要施加一个非常小的相对时序假设，以克服与内部进位传播相关的门孤岛问题。然而，该相对时序假设与 RCA 的规模无关。相对时序 RCA 的主要优点是：处理有效数据时产生依赖于数据的前向延迟，而处理间隔信号时则涉及仅 1 个全加器延迟的极快恒定时间反向延迟，这代表了具有最快复位能力的异步 RCA 设计的终极水平。相对时序 RCA 的次要优点是它同时实现了功耗和面积指标的良好优化。使用所提出的提前输出全加器构建的 32 位相对时序 RCA，与文献中现有的优化强指示、弱指示和提前输出 32 位异步 RCA 相比，前向延迟分别降低了 67%、10% 和 3.5%。基于类似比较，所提出的 32 位相对时序 RCA 在周期时间上分别实现了 83%、12.7% 和 6.4% 的降低。在面积方面，所提出的 32 位相对时序 RCA 比其优化的强指示对应设计少占用 27% 的硅面积，比其优化的弱指示对应设计少占用 17% 的硅面积，而与优化的提前输出 32 位异步 RCA 相比，面积占用仅略微增加了 1%。所有异步 32 位 RCA 的平均功耗耗散相当，因为它们都满足单调覆盖约束。仿真结果对应于 32/28nm CMOS 工艺。
引用
@article{arxiv.1605.03770,
title = {An Asynchronous Early Output Full Adder and a Relative-Timed Ripple Carry Adder},
author = {P Balasubramanian},
journal= {arXiv preprint arXiv:1605.03770},
year = {2017}
}
备注
arXiv admin note: text overlap with arXiv:1603.07962