面向专用片上网络的广义容错拓扑生成
硬件体系结构
2019-08-02 v1
摘要
片上网络（Network-on-Chips）是解决多核处理器与神经网络处理器中通信瓶颈的有力候选方案。本文中，我们考虑面向专用片上网络（ASNoC）的广义容错拓扑生成问题，其中可能发生链路或交换机故障。给定用户定义的数量 K，我们提出一种基于整数线性规划（ILP）的方法来生成可容忍最多 K 个交换机或链路故障的 ASNoC 拓扑。给定核间通信需求及其布局规划，我们首先提出一种基于凸费用流的方法求解核映射问题，以建立核与交换机间的连接。其次，提出一种基于 ILP 的方法为核间每条通信流分配 K+1 条交换机不相交路由路径。最后，为减小交换机规模，我们提出对核与交换机间连接共享交换机端口，并将端口共享问题表述为团划分问题。此外，在仅考虑物理链路故障时，我们提出一种基于 ILP 的方法同时求解核映射与路由路径分配问题。实验结果表明，由于路由路径冗余，容错拓扑的功耗随 K 近乎线性增长。当同时考虑交换机故障与链路故障时，端口共享可将 K=1、K=2 与 K=3 的容错拓扑平均功耗分别降低 18.08%、28.88% 与 34.20%。在仅考虑物理链路故障时，实验结果显示，相较 FTTG 算法，所提方法将功耗与跳数分别降低 10.58% 与 6.25%；相较基于 DBG 的方法，所提方法将功耗与跳数分别降低 21.72% 与 9.35%。
引用
@article{arxiv.1908.00165,
title = {Generalized Fault-Tolerance Topology Generation for Application Specific Network-on-Chips},
author = {Song Chen and Mengke Ge and Zhigang Li and Jinglei Huang and Qi Xu and Feng Wu},
journal= {arXiv preprint arXiv:1908.00165},
year = {2019}
}
备注
14 pages, 14 figures, 7 tables, submitted to IEEE T-CAD for review