一种面向CMOS集成的3T-1MTJ概率位的实验演示
新兴技术
2026-04-28 v2
摘要
半导体制程的持续缩小以及神经形态计算的兴起，催生了探索新型计算方案以实现更高功效效率和计算能力的热情。概率计算是一种候选方案，能够实现低功耗、解决概率编码计算问题，并便于与现有CMOS技术集成。该方案的基本构建单元是概率位（P-Bit），它利用如斯蒂克氧磁隧道结（sMTJ）等新型器件以天然方式生成可调随机性。本工作展示了完全CMOS集成的sMTJ基P-Bit的首个实验演示，能够仅通过3个晶体管+1个sMTJ即可实现从端到端的随机输出。进一步的仿真也确认了该P-Bit在概率逻辑电路中的功能。此类P-Bit的演示为在CMOS芯片上实现大规模单片概率计算架构铺平了道路。
引用
@article{arxiv.2604.05191,
title = {Experimental Demonstration of an On-Chip CMOS-Integrated 3T-1MTJ Probabilistic Bit -- A P-Bit},
author = {Xuejian Zhang and John Arnesh Divakaruni Daniel and Neil Dilley and Zhihong Chen and Joerg Appenzeller},
journal= {arXiv preprint arXiv:2604.05191},
year = {2026}
}