BRISC-V：一个开源的架构设计空间探索工具箱
硬件体系结构
2019-08-28 v1
摘要
在本工作中，我们介绍了一个用于寄存器传输级（RTL）架构设计空间探索的平台。该平台是一套开源、参数化、可综合的 RTL 模块集合，用于设计基于 RISC-V 的单核与多核架构系统。该平台具有高度的模块化设计，提供了高度参数化、可组合的 RTL 模块，用于快速且准确地探索不同的基于 RISC-V 的核心复杂度、多级缓存与存储组织、系统拓扑、路由器架构以及路由方案。该平台既可用于 RTL 仿真，也可用于基于 FPGA 的仿真验证。硬件模块使用可综合的 Verilog 实现，未采用任何厂商专用模块。平台包含一个 RISC-V 编译器工具链以辅助开发核心软件、一个基于 Web 的系统配置图形用户界面（GUI）以及一个基于 Web 的 RISC-V 汇编模拟器。该平台支持从简单单周期处理器到具有复杂存储层次与片上网络的多核 SoC 等多种 RISC-V 架构。模块设计支持增量式添加与修改。组件间的接口经过专门设计，允许在不影响系统其余部分的情况下修改或替换处理器的某些部分，如整个缓存模块、核心或单个流水线级。该平台使研究人员能够快速实例化具有可综合 RTL 的完整可用 RISC-V 多核系统，并做出针对性修改以满足其需求。完整平台（包括 Verilog 源代码）可在 https://ascslab.org/research/briscv/explorer/explorer.html 下载。
引用
@article{arxiv.1908.09992,
title = {BRISC-V: An Open-Source Architecture Design Space Exploration Toolbox},
author = {Sahan Bandara and Alan Ehret and Donato Kava and Michel A. Kinsy},
journal= {arXiv preprint arXiv:1908.09992},
year = {2019}
}
备注
In Proceedings of the 2019 ACM/SIGDA International Symposium on Field-Programmable Gate Arrays (FPGA '19)