通过为Rocket Chip生成器配置可变的TLB层次结构以支持RISC-V上的虚拟内存研究
硬件体系结构
2020-09-17 v1
摘要
Rocket Chip生成器使用一组参数化处理器组件来生成基于RISC-V的SoC。它是一个强大的工具，可生成从微型嵌入式处理器到复杂多核系统等多种处理器设计。在本文中，我们扩展了Rocket Chip生成器的内存管理单元特性，特别是TLB层次结构。TLB在性能方面至关重要，因为它们缓解了频繁页表遍历（Page Table Walk）的开销，但可能因其大小和/或相联度而损害处理器的关键路径。在原始Rocket Chip实现中，L1指令/数据TLB为全相联，共享L2 TLB为直接映射。我们解除了这些限制，设计并实现了可配置、组相联的L1和L2 TLB模板，可创建从直接映射到全相联的任何组织方式，以实现所需的性能与资源利用率之比，尤其针对较大的TLB。我们评估了不同的TLB配置，并在Xilinx ZCU102 FPGA上使用SPEC2006套件中的基准测试给出了我们设计的面积、频率和性能结果。
引用
@article{arxiv.2009.07723,
title = {Enabling Virtual Memory Research on RISC-V with a Configurable TLB Hierarchy for the Rocket Chip Generator},
author = {Nikolaos Charalampos Papadopoulos and Vasileios Karakostas and Konstantinos Nikas and Nectarios Koziris and Dionisios N. Pnevmatikatos},
journal= {arXiv preprint arXiv:2009.07723},
year = {2020}
}
备注
7 pages, Fourth Workshop on Computer Architecture Research with RISC-V (CARRV2020)