极化码流水线硬件设计的自动生成
硬件体系结构
2018-01-03 v1
摘要
本文提出一个用于自动生成极化码编码器流水线架构的通用框架。所提框架可由一个通用公式很好地表示。给定任意码长 和并行度 ，该公式可指定相应的硬件架构。我们编写了一个编译器，可读取该公式并自动生成适用于 FPGA 或 ASIC 实现的寄存器传输级（RTL）描述。借助该硬件生成系统，可探索设计空间并在成本与性能之间做出权衡。我们的实验结果证明了该极化码架构自动生成器的效率。
引用
@article{arxiv.1801.00472,
title = {Auto-Generation of Pipelined Hardware Designs for Polar Encoder},
author = {Zhiwei Zhong and Xiaohu You and Chuan Zhang},
journal= {arXiv preprint arXiv:1801.00472},
year = {2018}
}