一种面向超低功耗通信与计算的 0.03 mm² 100-250MHz 积分亚采样锁相环
信号处理
2024-10-23 v1 硬件体系结构
摘要
时钟生成是无线或有线通信模块的关键组成部分。为促进近年来在相对较低数据率下实现类似有线通信和原位计算模块的进展，超低功耗且准确的时钟生成至关重要。本文提出了一种独特的积分亚采样相位锁定环（SSPLL）实现方案，该方案减轻了PLL中额外增益元件的使用，从而降低了系统中的噪声注入。在本设计中，基于环振荡器的PLL可在100-250MHz的宽频率范围内工作，占用面积为0.03mm²，功耗为131.8μW（在250MHz时）。积分SSPLL的面积归一化性能量（FOM）为-236，参考脉冲噪声为-43.2dB。
引用
@article{arxiv.2410.16310,
title = {A 0.03${mm}^2$ 100-250MHz Charge-Pump or Amplifier-Less Integrating Sub-Sampling PLL for Ultra-low Power Communication and Computing},
author = {Yudhajit Ray and Archisman Ghosh and Shreyas Sen},
journal= {arXiv preprint arXiv:2410.16310},
year = {2024}
}
备注
4 pages, Journal