利用门尺寸调整与统计技术提升数字电路的工艺变异容差

本文描述了一种增强数字电路工艺变异容差的新方法。我们将统计时序分析的最新进展扩展至一个优化框架中。我们的目标是降低技术映射后电路的性能方差，其中各元件的延迟由捕捉制造变异的随机变量表示。我们引入了统计关键路径的概念，该概念同时考虑了性能变异的均值与方差。利用优化引擎对门尺寸进行调整，旨在降低统计关键路径上的时序方差。我们应用了一对嵌套的统计分析方法，采用一种较慢但更精确的方法来追踪统计关键路径，并采用一个快速引擎来评估门尺寸分配方案。我们推导了一种针对随机变量最大值运算的新近似方法，并将其部署于更快的内部引擎中。电路优化采用基于增益的算法执行，当约束条件满足或无法进一步改进时终止。优化结果表明，在平均增加 20% 设计面积的代价下，性能变异平均降低了 72%。