基于统计时序的门尺寸优化
硬件体系结构
2011-11-09 v1
摘要
片内工艺变异性的日益主导地位推动了统计静态时序分析 (SSTA) 领域的发展，并引发了对基于 SSTA 的电路优化的需求。在本文中，我们提出了一种新的基于灵敏度的统计门尺寸方法。由于暴力计算电路延迟分布随门尺寸变化的计算成本高昂，我们提出了一种高效且精确的剪枝算法。该剪枝算法基于一种新颖的扰动界理论，研究表明这些扰动界在电路中传播时会减小。这使得无需完全传播其扰动即可剪枝门灵敏度。我们将提出的优化算法应用于 ISCAS 基准电路，并证明了该方法的准确性和效率。结果显示，在使用所提出的统计优化器且电路面积相同的情况下，电路延迟的 99 百分位数改善了高达 10.5%，且与暴力方法相比，运行时间提高了高达 56 倍。
引用
@article{arxiv.0710.4697,
title = {Statistical Timing Based Optimization using Gate Sizing},
author = {Aseem Agarwal and Kaviraj Chopra and David Blaauw},
journal= {arXiv preprint arXiv:0710.4697},
year = {2011}
}
评论
Submitted on behalf of EDAA (http://www.edaa.com/)