基于整数随机计算的深度神经网络VLSI实现
神经与进化计算
2017-03-22 v2 硬件体系结构
摘要
深度神经网络(DNNs)的硬件实现近来受到极大关注：事实上许多应用需要适合硬件实现的高速操作。然而，通常需要大量元件和复杂互连，导致大面积占用和大量功耗。随机计算在低功耗面积高效硬件实现方面已显示出有前景的结果，尽管现有随机算法需要长比特流而导致长延迟。本文中，我们提出一种整数形式的随机计算并介绍一些基本电路。然后我们提出一种基于整数随机计算的高效DNN实现。所提架构已在Virtex7 FPGA上实现，与文献中报道的最佳架构相比，面积和延迟平均分别减少45%和62%。我们还在65 nm CMOS工艺下合成这些电路，并展示在相同的误分类率下，所提整数随机架构相比二进制基数实现可减少高达21%的能耗。由于随机架构的容错特性，我们还考虑了一种准同步实现，其相比二进制基数实现在无任何性能损失的情况下能耗降低33%。
引用
@article{arxiv.1509.08972,
title = {VLSI Implementation of Deep Neural Network Using Integral Stochastic Computing},
author = {Arash Ardakani and François Leduc-Primeau and Naoya Onizawa and Takahiro Hanyu and Warren J. Gross},
journal= {arXiv preprint arXiv:1509.08972},
year = {2017}
}
备注
11 pages, 12 figures