Veryl：一种作为 SystemVerilog 替代的新型硬件描述语言
硬件体系结构
2024-11-21 v1
摘要
Veryl 是一种基于 SystemVerilog 的硬件描述语言，提供专为逻辑设计优化的语法，确保可综合性并简化常见构造。它优先考虑与 SystemVerilog 的互操作性，允许与现有项目平滑集成，同时保持高可读性。此外，Veryl 包含一套全面的开发支持工具，如包管理器和实时检查器，以提高生产力并简化设计流程。这些功能使设计人员能够高效地进行高质量硬件设计。
引用
@article{arxiv.2411.12983,
title = {Veryl: A New Hardware Description Language as an Altarnative to SystemVerilog},
author = {Naoya Hatta and Taichi Ishitani and Ryota Shioya},
journal= {arXiv preprint arXiv:2411.12983},
year = {2024}
}
备注
6 pages, 6 figures, Published in DVCon Japan 2024