Verilog-to-PyG——一种面向 RTL 设计的图学习与增强框架
机器学习
2023-11-13 v1 硬件体系结构
计算机科学中的逻辑
摘要
现代硬件设计的复杂性需要先进方法以优化和分析现代数字系统。近来，机器学习（ML）方法已成为在寄存器传输级（RTL）或布尔级评估设计质量结果的有力工具，旨在加速先进 RTL 配置的设计探索。本文介绍一种创新的开源框架，将 RTL 设计转化为图表示基础，可无缝集成于 PyTorch Geometric 图学习平台。此外，Verilog-to-PyG（V2PYG）框架兼容开源电子设计自动化（EDA）工具链 OpenROAD，以完全开源方式便于标注数据集的收集。我们还将提出新颖的 RTL 数据增强方法（已集成于框架中），可实现功能等价的设计增强，用于构建大规模的基于图的 RTL 设计数据库。最后，我们将通过详细脚本示例展示 V2PYG 的若干用例。V2PYG 见 \url{https://yu-maryland.github.io/Verilog-to-PyG/}。
引用
@article{arxiv.2311.05722,
title = {Verilog-to-PyG -- A Framework for Graph Learning and Augmentation on RTL Designs},
author = {Yingjie Li and Mingju Liu and Alan Mishchenko and Cunxi Yu},
journal= {arXiv preprint arXiv:2311.05722},
year = {2023}
}
备注
8 pages, International Conference on Computer-Aided Design (ICCAD'23)