VeriInteresting：探索Verilog代码生成中模型提示交互的实证研究
硬件体系结构
2026-04-14 v2 计算与语言
摘要
语言模型(LM)的快速进步为自动代码生成带来了新机遇，同时也使在模型特征和提示设计选择之间进行权衡变得更加复杂。本文提供了最新趋势在Verilog代码生成中LMs实证图景，聚焦于模型推理、专业化和提示工程策略之间的相互作用。我们评估了一套多样化的小型和大型LMs，包括通用、推理和领域特定变体。我们的实验使用受控的 factorial 设计覆盖基准提示、结构化输出、提示重写、链式思考推理、情境学习以及通过遗传-Parato 实现的演化提示优化。在两个Verilog基准测试中，我们识别出模型类别对结构化提示和优化作出反应的模式，并记录了哪些趋势在LMs和基准测试之间普遍适用，以及哪些趋势特定于特定模型-提示组合。
引用
@article{arxiv.2603.08715,
title = {VeriInteresting: An Empirical Study of Model Prompt Interactions in Verilog Code Generation},
author = {Luca Collini and Andrew Hennesee and Patrick Yubeaton and Siddharth Garg and Ramesh Karri},
journal= {arXiv preprint arXiv:2603.08715},
year = {2026}
}
备注
Submitted for peer review