微型分类器电路：面向表格数据演化的加速器
硬件体系结构
2023-09-29 v2 机器学习
摘要
边缘计算典型的机器学习（ML）开发周期是：在模型训练阶段最大化性能，随后在面向 CPU、GPU、微控制器或定制硬件加速器的边缘设备部署时，最小化训练后模型的内存/面积占用。本文提出一种方法论，用于自动生成表格数据分类的预测器电路，其预测性能可与常规 ML 技术相媲美，同时大幅减少硬件资源与功耗。所提方法论使用演化算法在逻辑门空间中搜索，并自动生成具有最大化训练预测精度的分类器电路。此类分类器电路极其微小（即由不超过 300 个逻辑门组成），被称为“微型分类器（Tiny Classifier）”电路，并可高效实现于 ASIC 或 FPGA 上。我们在广泛的表格数据集上对所提自动微型分类器电路生成方法论（或称“Auto Tiny Classifiers”）进行实证评估，并与 Amazon 的 AutoGluon、Google 的 TabNet 以及多层感知机上的神经搜索等常规 ML 技术比较。尽管微型分类器受限于数百个逻辑门，我们观察到其预测性能与表现最佳的 ML 基线相比无统计显著差异。当综合为硅芯片时，微型分类器使用少 8–18 倍的面积与少 4–8 倍的功耗。当作为柔性衬底（即 FlexIC）上的超低成本的芯片实现时，与最节能的硬件高效 ML 基线相比，它们占用少 10–75 倍的面积并消耗少 13–75 倍的功耗。在 FPGA 上，微型分类器消耗少 3–11 倍的资源。
引用
@article{arxiv.2303.00031,
title = {Tiny Classifier Circuits: Evolving Accelerators for Tabular Data},
author = {Konstantinos Iordanou and Timothy Atkinson and Emre Ozer and Jedrzej Kufel and John Biggs and Gavin Brown and Mikel Lujan},
journal= {arXiv preprint arXiv:2303.00031},
year = {2023}
}
备注
14 pages, 16 figures