电路级噪声下快速局部解码器与全局解码器结合的技术

在容错量子计算机上实现算法将需要快速的解码吞吐量和延迟时间，以防止门操作之间缓冲时间呈指数增长。在这项工作中，我们首先量化了这些需求。然后我们引入使用三维卷积的局部神经网络（NN）解码器的构造。这些局部解码器适用于电路级噪声，并可应用于任意大小的表面码体。它们的应用消除了由一定数量故障引起的错误，从而大幅降低综合征密度。剩余错误随后可由全局解码器（如 Blossom 或 Union Find）纠正，由于综合征密度降低，其实现显著加速。然而，在电路级设置中，局部解码器施加的修正引入了许多垂直配对的高亮顶点。为了在存在垂直配对时获得低综合征密度，我们考虑了一种执行综合征坍缩的策略，其移除许多垂直配对并减小全局解码器所用解码图的大小。我们还考虑了一种执行垂直清理的策略，包括在实现全局解码器之前移除所有局部垂直配对。最后，我们估算了在 Field Programmable Gate Arrays（FPGA）上实现局部解码器的成本。