STI-SNN：一种 0.14 GOPS/W/PE 单时间步推断基于 FPGA 的脉冲神经网络加速器及其算法与硬件协同设计
硬件体系结构
2025-06-11 v1
摘要
受脑神经网络启发的脉冲神经网络 (SNN) 因其事件驱动特性和高能效性而受到关注。然而，脉冲的时序依赖性和不规则性为硬件并行处理和数据复用带来了重大挑战，导致现有加速器在处理延迟和能效方面不足。为克服这些挑战，我们引入了 STI-SNN 加速器，专为资源受限且要求高能效、灵活性和低延迟的应用设计。该加速器通过算法与硬件协同设计实现。首先，STI-SNN 能够在单个时间步完成推断。在算法层面，我们引入一种基于时序高效训练 (TET) 损失函数的时序剪枝方法，以缓解时间步减小时的脉冲消失问题，维持推断精度，并扩展 TET 的应用。在硬件设计中，我们分析了数据访问模式，采用输出驻留 (OS) 数据流，无需存储膜电位和访问内存操作。此外，基于 OS 数据流，我们提出了脉冲的压缩排序表示方式，并缓存到行缓冲区以减少内存访问成本并提高复用效率。其次，STI-SNN 支持不同的卷积方法。通过调整处理单元 (PE) 的计算模式和参数化计算阵列，STI-SNN 可适配基于深度可分离卷积 (DSC) 的轻量级模型，从而进一步提升硬件灵活性。最后，STI-SNN 支持跨层和 intra-layer 并行处理。对于跨层并行性，我们 ...
引用
@article{arxiv.2506.08842,
title = {STI-SNN: A 0.14 GOPS/W/PE Single-Timestep Inference FPGA-based SNN Accelerator with Algorithm and Hardware Co-Design},
author = {Kainan Wang and Chengyi Yang and Chengting Yu and Yee Sin Ang and Bo Wang and Aili Wang},
journal= {arXiv preprint arXiv:2506.08842},
year = {2025}
}