SecFSM：面向 SoC 安全有限状态机的知识图谱引导 Verilog 代码生成
密码学与安全
2025-08-22 v2 人工智能
硬件体系结构
摘要
有限状态机（FSM）在实现系统级芯片（SoC）的控制逻辑中发挥着关键作用。传统上，FSM由硬件工程师通过 Verilog 编码实现，这过程繁琐且耗时。近年来，随着大型语言模型（LLM）在代码生成方面的显著进展，LLM正被越来越多地用于自动化 Verilog 代码生成。然而，LLM 生成的 Verilog 代码常常存在安全漏洞，这对于安全敏感的 FSM 实现尤为棘手。为此，本文提出 SecFSM 方法，通过安全导向的知识图谱引导 LLM 生成更安全的 Verilog 代码。具体而言，首先构建 FSM 安全知识图谱（FSKG）作为 LLM 的外部辅助工具。随后，分析用户需求以识别漏洞并获取漏洞列表。然后，基于漏洞列表从 FSKG 中检索知识。最后，基于安全知识构建 Verilog 代码生成的安全提示。为评估 SecFSM，本文构建了来自学术数据集、人工数据集、论文及产业案例的专门数据集。大量实验表明，SecFSM 在所有最先进的基线方法中均表现优异。特别是在由 DeepSeek-R1 评估的 25 个安全测试用例中，SecFSM 实现了 21/25 的优异通过率。
引用
@article{arxiv.2508.12910,
title = {SecFSM: Knowledge Graph-Guided Verilog Code Generation for Secure Finite State Machines in Systems-on-Chip},
author = {Ziteng Hu and Yingjie Xia and Xiyuan Chen and Li Kuang},
journal= {arXiv preprint arXiv:2508.12910},
year = {2025}
}