基于 FPGA 的表面码可扩展量子纠错
量子物理
2023-05-16 v2 硬件体系结构
摘要
容错量子计算机必须比错误出现更快地解码和纠正错误。错误被纠正得越快，计算机能做有用工作的时间就越多。Union-Find（UF）解码器很有前景，其平均时间复杂度略高于 O(d^3)。我们报告了 UF 解码器的分布式版本，其利用并行计算资源实现进一步加速。使用基于 FPGA 的实现，我们经验性地表明，在给定 O(d^3) 并行计算资源的情况下，该分布式 UF 解码器相对于 d 具有亚线性平均时间复杂度。每轮测量的解码时间随 d 增大而减少，这是量子错误解码器的首次实现。该实现采用称为 Helios 的可扩展架构，将并行计算资源组织为混合树-网格结构。我们能够在 Xilinx VCU129 FPGA 上实现高达 d=21，在 0.1% 现象学噪声下平均每轮测量解码时间为 11.5 ns，显著快于任何现有解码器实现。由于 Helios 的每轮测量解码时间随 d 减小，Helios 可解码任意大 d 的表面码而不会产生不断增长的积压。
引用
@article{arxiv.2301.08419,
title = {Scalable Quantum Error Correction for Surface Codes using FPGA},
author = {Namitha Liyanage and Yue Wu and Alexander Deters and Lin Zhong},
journal= {arXiv preprint arXiv:2301.08419},
year = {2023}
}