基于FPGA的分布式Union-Find表面码解码器

容错量子计算机必须在错误出现之前解码并纠正错误，以防止因纠错导致的指数级减速。Union-Find (UF) 解码器具有平均时间复杂度略高于 $O(d^3)$ 的优势，前景广阔。我们报告了一种分布式版本的UF解码器，它利用并行计算资源实现进一步加速。通过基于FPGA的实现，我们经验性地证明，在给定 $O(d^3)$ 并行计算资源的情况下，该分布式UF解码器相对于 $d$ 具有亚线性平均时间复杂度。每个测量轮次的解码时间随着 $d$ 的增加而减少，这是量子纠错解码器首次实现这一特性。该实现采用了一种名为Helios的可扩展架构，将并行计算资源组织成混合树-网格结构。使用Xilinx VCU129 FPGA，我们成功实现了 $d$ 高达21，在0.1%现象学噪声下，每个测量轮次的平均解码时间为11.5纳秒；在等效电路级噪声下，$d=17$ 时为23.7纳秒。这一性能显著快于任何现有的解码器实现。此外，我们展示了Helios可以通过在Xilinx VCU129 FPGA上解码 $d=51$ 来优化资源效率，每个测量轮次的平均延迟为544纳秒。