面向高速低功耗应用的运行时可重构多精度浮点乘法器设计
硬件体系结构
2020-12-08 v2 信号处理
摘要
浮点乘法是图像处理、信号处理等诸多应用领域中的关键操作之一。但每个应用需要不同的工作特性:有些需要高精度,有些需要低功耗、低延迟等。而IEEE-754格式对这些规格并非真正灵活且设计复杂。最优的运行时可重构硬件实现可能需要使用不必然遵循IEEE规定字长的自定义浮点格式。本文提出一种在FPGA上实现的、采用自定义浮点格式以适应不同应用的运行时可重构浮点乘法器。该浮点乘法器可根据精度或应用需求具有6种工作模式。通过采用带自定义IP(知识产权)的优化设计,在乘法前对输入进行截断以实现更优实现。并采用Karatsuba算法与Urdhva-Tiryagbhyam算法(吠陀数学)的组合来实现无符号二进制乘法器,进一步提升了乘法器效率。
引用
@article{arxiv.1909.13318,
title = {Run-time reconfigurable multi-precision floating point multiplier design for high speed, low-power applications},
author = {S. Arish and R. K. Sharma},
journal= {arXiv preprint arXiv:1909.13318},
year = {2020}
}