面向 RISC-V 核心中容错应用的可重构乘法器架构
硬件体系结构
2026-05-12 v1 人工智能
摘要
神经网络 (NN) 因其卓越的效能和适应性在计算机视觉和深度学习应用中广泛采用。NN 的优化对于在能源受限的嵌入式设备上部署至关重要,因有限的可用能源为高效推理带来了显著挑战。本文提出一种集成于 RISC-V 核心中的运行时可重构乘法器架构,针对能源高效的神经网络推理和边缘 AI 应用。该乘法器支持对精确计算和近似计算的可适应性,通过专用的 mulscr 实现多种可配置精度水平,在标准处理器流水线中实现细粒度的能源-精度控制。该设计在精确模式下实现 44%-52% 的功率降低,在近似模式下实现 62%-68% 的功率降低,同时保持 1.89 DMIPS/MHz 的计算性能。针对包括 2D 卷积和矩阵乘法在内的容错工作负载进行评估,显示可实现最高 63% 的能源消耗降低,该设计在矩阵乘法指令中实现 1.21 pJ/instruction,确认其在能源受限的边缘 AI 部署方面的有效性。
引用
@article{arxiv.2605.08785,
title = {A Reconfigurable Multiplier Architecture for Error-Resilient Applications in RISC-V Core},
author = {Pragun Jaswal and L. Hemanth Krishna and B. Srinivasu},
journal= {arXiv preprint arXiv:2605.08785},
year = {2026}
}
备注
Accepted in ISVLSI 2026