极化码简化连续消除译码中并行度与延迟的权衡

本文刻画了在硬件资源约束下极化码简化连续消除（SSC）译码方案的延迟。特别地，当能够并行执行 SSC 译码操作的处理单元数量 $P$ 受限时（实际情况正是如此），SSC 译码的延迟为 $O\left(N^{1-1/\mu}+\frac{N}{P}\log_2\log_2\frac{N}{P}\right)$，其中 $N$ 为码块长度，$\mu$ 为信道的缩放指数。给出了该界限的三个直接推论。第一，在 $P=\frac{N}{2}$ 的全并行实现中，SSC 译码延迟为 $O\left(N^{1-1/\mu}\right)$，即关于块长度次线性。这恢复了我们先前工作中的结果。第二，在 $P=1$ 的全串行实现中，SSC 译码延迟随 $O\left(N\log_2\log_2 N\right)$ 缩放。乘性常数亦被算出：我们证明当 $P=1$ 时 SSC 译码延迟为 $\left(2+o(1)\right) N\log_2\log_2 N$。第三，在半并行实现中，给出与全并行实现相同延迟的最小 $P$ 为 $P=N^{1/\mu}$。我们通过大量仿真验证了上述 SSC 译码延迟界限的紧性以及前述结果的适用性。