利用后端工艺存储单元的单体 3D FPGA
新兴技术
2025-01-14 v1
摘要
本工作提出了一种新型单体 3D（M3D）FPGA 架构，利用可堆叠的后端工艺（BEOL）晶体管实现配置存储和通路开关，显著提高了面积、延迟和功耗效率。通过在 BEOL 中集成 n 型（W 掺杂 In_2O_3）和 p 型（SnO）非晶氧化物半导体（AOS）晶体管，用以实现可在逻辑兼容电压下编程的、泄漏电流更低的等效存储器存储位。目前，BEOL 兼容的 AOS 晶体管正处于器件社区的广泛研发和开发阶段，主要芯片厂商已进行大量投资，据此用于开发鲁棒的基于物理的 TCAD 模型，以支持电路设计。采用 AOS 通路开关可将可重构电路的开销降低，通过将 FPGA 开关块（SB）和连接块（CB）矩阵映射到可配置逻辑块（CLB）之上，从而提高逻辑元件的邻近性并降低延迟。通过与最新的 Verilog-to-Routing（VTR）套件接口，演示了一个基于 AOS 的 M3D FPGA 设计在 7 nm 工艺中实现，相较于包括超高维计算和大型语言模型（LLM）等基准测试，其面积-时间平方乘积（AT^2）降低 3.4 倍，关键路径延迟降低 27%，可重构路由块功耗降低 26%。
关键词
引用
@article{arxiv.2501.06921,
title = {Monolithic 3D FPGAs Utilizing Back-End-of-Line Configuration Memories},
author = {Faaiq Waqar and Jiahao Zhang and Anni Lu and Zifan He and Jason Cong and Shimeng Yu},
journal= {arXiv preprint arXiv:2501.06921},
year = {2025}
}
备注
8 Pages, 9 Figures, 3 Tables