MATIC：面向高效低压神经网络加速器的容错学习
神经与进化计算
2018-03-26 v3
摘要
由于对基于深度神经网络（DNN）服务的需求日益增长，开发 DNN 专用硬件加速器的努力正在迅速增加。然而，尽管已开发出在卷积深度神经网络（Conv-DNN）上具有高性能和高效率的加速器，但在全连接 DNN（FC-DNN）方面进展较少。在本文中，我们提出了 MATIC（Memory Adaptive Training with In-situ Canaries），这是一种使加速器权重存储器能够进行激进电压缩放的方法论，旨在提高 DNN 加速器的能效。为了在电压过缩放下实现精确操作，MATIC 在内存自适应训练过程中将破坏性 SRAM 读取的特性与神经网络的容错性相结合。此外，利用来自突触权重的位单元作为原位金丝雀来跟踪运行时环境变化，从而消除了与 PVT 相关的电压裕度。在我们采用 65 nm CMOS 工艺制造的低功耗 DNN 加速器上验证表明，MATIC 可实现高达 60-80 mV 的电压过缩放（相对于标称电压总能耗降低 3.3 倍），或应用错误减少 18.6 倍。
引用
@article{arxiv.1706.04332,
title = {MATIC: Learning Around Errors for Efficient Low-Voltage Neural Network Accelerators},
author = {Sung Kim and Patrick Howe and Thierry Moreau and Armin Alaghi and Luis Ceze and Visvesh Sathe},
journal= {arXiv preprint arXiv:1706.04332},
year = {2018}
}
备注
6 pages, 12 figures, 3 tables. Published at Design, Automation and Test in Europe Conference and Exhibition (DATE) 2018