标量处理器的链式(RISC-V)ISA扩展
硬件体系结构
2025-11-11 v1
摘要
现代通用型加速器集成大量可编程面积和能源高效的处理单元(PE)，以在满足严格的功率供给和热散发约束的同时提供高性能。在此背景下，PE通常由标量顺序内核实现，这些内核对流水线停顿极其敏感。传统软件技术，如循环展开，虽能缓解此问题，却以增加寄存器压力为代价，限制了灵活性。我们提出了标量链式(scalar chaining)一种新的硬件软件解决方案，用于在不增加传统软件-only技术缺点的前提下解决此问题。我们在寄存器受限的模板代码上演示了该解决方案，实现了>93%的FPU利用率，并在相对于高度优化基准的平均情况下实现了4%的加速和10%的能源效率提升。我们的实现完全开源，且使用免费软件即可复现性能实验。
引用
@article{arxiv.2503.20609,
title = {Late Breaking Results: A RISC-V ISA Extension for Chaining in Scalar Processors},
author = {Luca Colagrande and Jayanth Jonnalagadda and Luca Benini},
journal= {arXiv preprint arXiv:2503.20609},
year = {2025}
}
备注
Accepted at DATE 2025