面向 Intel Stratix 10 FPGA 上矩阵乘法的三维 systolic 阵列架构的高层次综合实现

Paolo Gorlani; Christian Plessl

面向 Intel Stratix 10 FPGA 上矩阵乘法的三维 systolic 阵列架构的高层次综合实现

硬件体系结构 2021-10-25 v1

作者: Paolo Gorlani , Christian Plessl

摘要

本文中，我们考虑针对 Intel Stratix 10 FPGA 特定特性、用于矩阵乘法的三维 systolic 阵列架构的 HLS（高层次综合）实现，以产生在高频率下利用大部分 DSP 且避免布线资源拥塞的高浮点吞吐设计。所研究的三维 systolic 阵列架构能够生成使用 99% 可用 DSP 的硬件设计，其最高频率使我们实现高于 3 TFLOPS 的性能。

关键词

高层次综合 systolic 阵列矩阵乘法 FPGA Intel Stratix 10 DSP 浮点吞吐

引用

@article{arxiv.2110.11521,
  title  = {High Level Synthesis Implementation of a Three-dimensional Systolic Array Architecture for Matrix Multiplications on Intel Stratix 10 FPGAs},
  author = {Paolo Gorlani and Christian Plessl},
  journal= {arXiv preprint arXiv:2110.11521},
  year   = {2021}
}

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