可靠延迟模型的收益与代价
其他计算机科学
2021-07-20 v2 硬件体系结构
摘要
最先进的数字电路设计工具几乎完全依赖纯延迟与惯性延迟进行时序仿真。尽管这些在平均情况下以极低执行时间提供合理估计，其覆盖复杂信号轨迹的能力有限。研究已提供动态对合延迟模型(IDM)作为一种有前景的替代方案，其被证明(i)更贴近现实描绘，且最近(ii)与现代仿真套件兼容。在本文中，我们通过实验探索更先进电路的行为覆盖来补充这些令人鼓舞的结果。具体而言，我们将IDM应用于三种简单电路（组合环、SR锁存器与加法器），解释所得结果并评估现实设置中的开销。与数字（惯性延迟）和模拟（SPICE）仿真的比较揭示，IDM提供非常精细的结果，与模拟仿真极为吻合。此外，惯性延迟的严重缺陷在我们的仿真中变得明显，因其未能描绘一系列恶意行为。总体而言，对合延迟模型因此代表了现代数字时序仿真工具中可用延迟模型的可行升级。
引用
@article{arxiv.2107.06814,
title = {Gain and Pain of a Reliable Delay Model},
author = {Jürgen Maier},
journal= {arXiv preprint arXiv:2107.06814},
year = {2021}
}
备注
9 pages, 11 figures, 2 tables, extension of conference submission