推理应用中存内架构在能量-延迟-精度上的基本极限
硬件体系结构
2020-12-29 v1 信号处理
摘要
本文获得了存内计算架构（IMCs）计算精度的基本极限。定义了 IMC 噪声模型及相关的 SNR 度量，并分析其相互关系，表明 IMCs 的精度从根本上受其模拟核的计算 SNR（）限制，且为使最终输出 SNR ，需适当分配激活、权重与输出精度。提出最小精度准则（MPC）以最小化 ADC 精度。三种存内计算模型——电荷求和（QS）、电流求和（IS）与电荷重分配（QR）——被证明是大多数已知 IMCs 的基础。建立了这些计算模型的噪声、能量与延迟表达式，并用于推导 IMCs 的 SNR、ADC 精度、能量与延迟表达式。计算 SNR 表达式在 65 nm CMOS 工艺中通过蒙特卡洛仿真得到验证。对于一个 512 行 SRAM 阵列，结果表明：1）由于能量、面积与电压摆幅的约束，IMCs 的最大可达 存在上界，且该上界随工艺缩放而降低（对基于 QS 的架构）；2）MPC 能以最小 ADC 精度实现 ；3）基于 QS（QR）的架构分别适用于低（高）计算 SNR 场景。
引用
@article{arxiv.2012.13645,
title = {Fundamental Limits on Energy-Delay-Accuracy of In-memory Architectures in Inference Applications},
author = {Sujan Kumar Gonugondla and Charbel Sakr and Hassan Dbouk and Naresh R. Shanbhag},
journal= {arXiv preprint arXiv:2012.13645},
year = {2020}
}
备注
14 pages, 13 figures