基于图神经网络的有效电容建模

静态时序分析是超大规模集成电路设计流程中验证电路时序正确性的关键阶段。时序分析依赖于设计的布局与布线，但同时，布局与布线的效率也取决于最终的时序性能。超大规模集成电路设计流程可从与时序相关的预测中获益，以更好地执行设计流程的早期阶段。有效电容是门延迟计算的关键输入，而获取精确值需要布线或布线估计。在这项工作中，我们提出了首个基于图神经网络的后布局有效电容建模方法GNN-Ceff，该方法由于GPU并行化而实现了显著的加速，同时比当前的启发式方法提供了更好的精度。GNN-Ceff的并行化在真实基准测试上比串行运行的最先进方法实现了929倍的加速。