EEsizer：基于大语言模型的模拟与混合信号电路尺寸优化 AI 智能体

模拟与混合信号（AMS）集成电路（IC）的设计通常涉及大量人工劳动，尤其是在晶体管尺寸优化过程中。虽然电子设计自动化（EDA）中的机器学习技术已展现出在降低复杂性和减少人工干预方面的潜力，但它们仍面临诸多迭代次数和缺乏 AMS 电路设计知识等挑战。最近，大语言模型（LLM）在各个领域展现出显著潜力，在电路设计方面表现出一定的知识水平，表明其有望实现晶体管尺寸优化过程的自动化。在本工作中，我们提出了 EEsizer，一个基于 LLM 的 AI 智能体，它将大语言模型与电路仿真器和自定义数据分析函数集成，实现完全自动化、闭环的晶体管尺寸优化，无需依赖外部知识。通过采用提示工程和思维链推理，该智能体迭代地探索设计方向、评估性能并优化解决方案，只需极少的人工干预。我们首先在六个基本电路上对 8 个 LLM 进行了基准测试，并选择了三个高性能模型来优化一个 20 晶体管 CMOS 运算放大器，目标涵盖多个性能指标，包括从 180 nm 到 90 nm 工艺节点的轨到轨工作。值得注意的是，OpenAI o3 在三个不同测试组中成功在 90 nm 工艺节点实现了用户预期目标，最多仅需 20 次迭代，展现了在先进节点上的适应性和鲁棒性。为评估设计鲁棒性，我们手动设计了一个偏置电路，并利用晶体管尺寸和阈值电压的高斯分布变化进行了变差分析。