数字神经元：一种面向卷积深度神经网络的硬件推理加速器
信号处理
2019-02-08 v2 硬件体系结构
摘要
我们提出数字神经元，一种面向嵌入式系统、具有整数输入与整数权重的卷积深度神经网络硬件推理加速器。降低电路面积与功耗的主要思路是利用桶形移位器与并行加法器处理输入特征与权重向量间点积。面积的缩减使得推理加速器上可集成更多计算引擎，从而相较现有硬件加速器实现更高吞吐量。我们验证，采用3部分子整数的整数乘法相比32位浮点计算不会引起显著的推理精度损失。所提数字神经元可在单时钟内完成800次MAC运算，用于卷积与全连接计算。本文提供一种复用各层输入、权重与输出来减少DRAM访问的方案。此外，本文提出一种可配置架构，可支持卷积神经网络自适应特征的推理。数字神经元在单位功耗下的吞吐量达到754.7 GMACs/W。
引用
@article{arxiv.1812.07517,
title = {Digital Neuron: A Hardware Inference Accelerator for Convolutional Deep Neural Networks},
author = {Hyunbin Park and Dohyun Kim and Shiho Kim},
journal= {arXiv preprint arXiv:1812.07517},
year = {2019}
}
备注
8 pages, 13 figures