浮点算术运算乱序执行引擎的设计与实现
硬件体系结构
2021-11-04 v1
摘要
本论文致力于为 Lagarto II 核心设计一个浮点算术运算乱序执行引擎，并使用硬件描述语言进行设计，在 FPGA 上实现。第一个方案涵盖了用于乱序处理器的低功耗发射队列、寄存器组、旁路网络以及符合 IEEE-754 标准的加法/减法、乘法、除法/倒数和融合乘加 (FMAC) 功能单元的设计。该设计支持双精度格式和非规格化数；第二个方案基于一对 FMAC 作为功能单元，几乎可以执行所有浮点运算，与第一个版本相比，该设计在面积、性能和能效方面更具优势。
引用
@article{arxiv.2111.01948,
title = {Design and implementation of an out-of-order execution engine of floating-point arithmetic operations},
author = {Cristóbal Ramírez Lazo},
journal= {arXiv preprint arXiv:2111.01948},
year = {2021}
}
备注
Master Thesis Link: https://upcommons.upc.edu/handle/2117/82655