使用数十个超导量子比特与数千个门设计并执行密集 Ising 优化问题的量子电路

我们基于文献中已有的 ansatz 发展了一种用于变分优化的硬件高效 ansatz,其在每一层中对 Cost Hamiltonian 中所有相互作用的子集进行参数化。我们将门排序视为变分参数,并观察到这样做可在实验中带来显著的性能提升。我们在 Rigetti Aspen-M-3 transmon 处理器的 50 量子比特线性链子系统上,对全连接 Sherrington-Kirkpatrick Hamiltonian 的编译优化实现进行了实验运行。我们的结果表明,对于所测试的最佳电路设计,尽管存在高水平噪声,在优化角度与门排序下的平均性能随电路深度(使用更多参数)而增加。我们报道了对于涉及约 5000 个双量子比特与约 5000 个单量子比特原生门的电路,性能显著优于随机猜测预言机。我们还讨论了我们的结果对于当前与未来量子处理器在优化中更有效利用的若干启示。