一种配备杂散开关抑制技术的低功耗混合编码乘法器设计与分析
其他计算机科学
2010-01-13 v1
摘要
乘法是数字信号处理和通信应用中最常用的算术运算。许多应用需要高效实现乘法器。本文介绍了一种配备杂散开关抑制技术的低功耗混合编码乘法器的设计与分析。所提出的编码技术通过分析输入数据中的比特模式，减少了开关活动次数和动态功耗。在该编码方案中，操作根据乘法器数据中1的数量及其位置来执行。所提乘法器的架构采用低功耗全加器设计，其功耗低于其他加法器架构。与常规乘法器和Booth乘法器相比，所提乘法器的开关活动分别减少了86%和46%。使用TANNER 12.6 EDA进行的器件级仿真表明，与常规乘法器和Booth乘法器相比，所提乘法器的功耗分别降低了87%和26%。
引用
@article{arxiv.1001.1976,
title = {Design and Analysis of a Spurious Switching Suppression Technique Equipped Low Power Multiplier with Hybrid Encoding Scheme},
author = {S. Saravanan and M. Madheswaran},
journal= {arXiv preprint arXiv:1001.1976},
year = {2010}
}
备注
6 pages IEEE format, International Journal of Computer Science and Information Security, IJCSIS December 2009, ISSN 1947 5500, http://sites.google.com/site/ijcsis/