基于神经符号图框架的硬件设计与验证自动化
计算与语言
2025-11-11 v1 软件工程
摘要
从学术论文复现硬件架构仍是一个显著挑战，主要由于缺乏公开的源代码以及硬件描述语言（HDLs）的复杂性。为此，我们提出了ArchCraft框架，将来自学术论文的抽象架构描述转换为具有寄存器传递层级（RTL）验证的可综合 Verilog 项目。ArchCraft引入结构化工作流程，使用形式图捕获架构蓝图（Architectural Blueprint），使用符号定义功能规范（Functional Specification），将非结构化的学术论文转化为可验证、硬件感知的设计。该框架随后通过这些符号生成RTL和测试平台（testbench, TB）代码，以便进行验证和调试，最终报告电路的功耗、面积和性能（PPA）。此外，我们提出了首个用于从架构描述综合硬件的基准，ArchSynthBench，包含完整的评估指标、50个项目级电路和约600个电路模块。我们在ArchSynthBench上系统评估了ArchCraft，实验结果表明，我们的方法在论文理解和代码完成方面优于直接生成方法和VerilogCoder框架。进一步的评估和物理实现表明，这些生成的可执行RTL代码在时序约束方面均未出现违规，其性能指标与原始论文中报告的一致。
关键词
引用
@article{arxiv.2511.06067,
title = {Automating Hardware Design and Verification from Architectural Papers via a Neural-Symbolic Graph Framework},
author = {Haoyue Yang and Xuanle Zhao and Yujie Liu and Zhuojun Zou and Kailin Lyu and Changchun Zhou and Yao Zhu and Jie Hao},
journal= {arXiv preprint arXiv:2511.06067},
year = {2025}
}
备注
Preprint Version, Work in Progress