全人工，少智能：形式化验证视角下的生成式AI
人工智能
2024-09-04 v1 硬件体系结构
摘要
现代硬件设计变得越来越高效和复杂。然而，它们通常容易受到通用缺陷枚举（CWE）的影响。本文关注由大语言模型（LLM）驱动的生成式人工智能（AI）所编写的 SystemVerilog 硬件设计数据集中 CWE 的形式化验证。我们应用形式化验证将每个硬件设计分类为易受攻击的或无 CWE 的。该数据集由 4 个不同的 LLM 生成，并针对我们在论文中作为目标的 10 个 CWE 中的每一个提供了独特的设计集合。我们将识别出的漏洞与 CWE 编号相关联，用于包含 60,000 个生成的 SystemVerilog 寄存器传输级（RTL）代码的数据集。研究还发现，大多数 LLM 不知道任何硬件 CWE；因此在生成硬件代码时通常未予考虑。我们的研究表明，LLM 生成的硬件设计中约有 60% 容易出现 CWE，构成了潜在的安全与安保风险。该数据集非常适合用于训练 LLM 和机器学习（ML）算法，以避免生成容易出现 CWE 的硬件设计。
引用
@article{arxiv.2403.16750,
title = {All Artificial, Less Intelligence: GenAI through the Lens of Formal Verification},
author = {Deepak Narayan Gadde and Aman Kumar and Thomas Nalapat and Evgenii Rezunov and Fabio Cappellini},
journal= {arXiv preprint arXiv:2403.16750},
year = {2024}
}
备注
Published in DVCon U.S. 2024