面向基于ARM的SoC的AHB兼容DDR SDRAM控制器IP核
硬件体系结构
2010-02-10 v1 性能
摘要
DDR SDRAM 在功能上与常规 SDRAM 类似，但通过在时钟周期的上升沿和下降沿均传输数据，使内存带宽加倍。DDR SDRAM 最常用于各种嵌入式应用，如网络、图像或视频处理、笔记本电脑等。如今，许多应用需要越来越多廉价且快速的内存，尤其是在信号处理领域，需要大量内存。为此目的最常用的动态内存类型是 DDR SDRAM。对于 FPGA 设计，IC 制造商提供的商用内存控制器 IP 核仅适用于其自身产品。主要缺点在于缺乏针对随机内存访问模式的优化。这些控制器的数据通路部分可免费使用。本文提出了一种 DDR SDRAM 控制器架构，该架构利用了这些可用且经过充分测试的数据通路，并可用于任何 FPGA 器件或 ASIC 设计。在大多数 SoC 设计中，DDR SDRAM 被广泛使用。ARM 处理器在 SoC 中应用广泛；因此，我们专注于实现适用于基于 ARM 的 SoC 设计的 AHB 兼容 DDR SDRAM 控制器。
引用
@article{arxiv.1002.1953,
title = {Ahb Compatible DDR Sdram Controller Ip Core for Arm Based Soc},
author = {Dr. R. Shashikumar and C. N. Vijay Kumar and M. Nagendrakumar and C. S. Hemanthkumar},
journal= {arXiv preprint arXiv:1002.1953},
year = {2010}
}
备注
IEEE format, International Journal of Computer Science and Information Security, IJCSIS January 2010, ISSN 1947 5500, http://sites.google.com/site/ijcsis/