一种用于 MHz 帧率 X 射线与电子像素探测器片上数据压缩的 28nm 乘累加 ASIC 架构
仪器与探测器
2025-10-10 v2
摘要
现代 X 射线探测器系统迫切需要紧凑、高效且快速的数据压缩方案，以处理来自像素阵列的大数据传输，从而实现 MHz 级别的帧率。本文介绍并分析了一种实现流式固定长度有损压缩方案的数据压缩 ASIC，证明了片上压缩的可行性与优势。该压缩方案利用向量矩阵乘积逻辑，执行多次浮点乘法、加法和累加运算。该逻辑经过验证、综合，并证明其可适配于所研究的 X 射线探测器可用的面积资源，该探测器包含 192 x 168 个像素，每个像素位宽 12 位，总面积为 20 mm x 20 mm，其中约 2 mm x 20 mm 可用于数字逻辑。我们分析了多种系统架构、精度以及从 100 到 250 的压缩比，为 X 射线和电子探测器的片上固定长度压缩（例如，主成分分析、奇异值分解）和数据缩减（例如，方位角积分）铺平了道路。
引用
@article{arxiv.2508.08981,
title = {A 28nm Multiply-Accumulate ASIC Architecture for On-Chip Data Compression in MHz Frame Rate X-ray and Electron Pixel Detectors},
author = {Rami Rasheedi and Nicholas Contini and Mohamed Adel Gharib and Sebastian Strempfer and Senthil Gnanasekaran and Salma Abdelzaher and Tejas Guruswamy and Kazutomo Yoshii and Mike Hammer and Henry Shi and Yu-Sheng Chen and Lorenzo Rota and Dionisio Doering and Angelo Dragone and Tao Zhou and Antonino Miceli},
journal= {arXiv preprint arXiv:2508.08981},
year = {2025}
}
备注
Published at Journal of Instrumentation (JINST)