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通过硅前固件协同优化缓解3.5D异质封装中工艺引起的性能退化

硬件体系结构 2026-06-24 v1
作者: Chi Fei Chung , Nikolai Nedovodin
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摘要

本文对XRM-SSD V24/V7.0进行硅前分析，其为英特尔3.5D异质集成封装（Foveros Direct 3D + PowerVia + EMIB-T + UCIe + HBM5）的物理感知预测性固件调度层。通过在90,000步LLM推理数据集上的精细热电协同仿真，我们表明主动的基于工作负载密度的热提示（20-50 ms前瞻）可实现PowerVia电压轨的预置。关键结果包括：热负载相关性R^2 = 0.9911，补偿后CPO频谱漂移低于0.36 nm（占TSMC容差预算的21%），以及各负载状态下HBM漏电流被钳制在1 MB/hr以下。蒙特卡洛分析（N=2,000次试验）证实了工艺变化下的稳健性。V7.0将框架扩展至含N x N热耦合矩阵和双极点核的多tile架构。该方法展现出释放20-30%算力和降低65-68% EDA保护带的潜力。所有指标均来自硅前表征的工程预估。基于英特尔18A平台的硅验证尚待完成。本工作凸显固件-硬件协同优化是缓解先进3.5D封装物理限制的有效途径。

关键词

3.5D封装 固件-硬件协同优化 热电协同仿真 硅前分析 异质集成 保护带缩减

引用

@article{arxiv.2606.26176,
  title  = {Toward Mitigating Process-Induced Performance Degradation in 3.5D Heterogeneous Packages via Pre-Silicon Firmware Co-Optimization},
  author = {Chi Fei Chung and Nikolai Nedovodin},
  journal= {arXiv preprint arXiv:2606.26176},
  year   = {2026}
}

备注

22 pages, 6 figures