基于多芯片谐振时钟分配网络的同步片间通信

超导数字电路是构建具有高能量效率与计算密度的封装级集成系统的一种有前景的途径。在此类系统中，安装于多芯片模块（MCM）上的芯片间数据链路性能是系统性能的关键驱动因素。本工作中，我们报道了一种采用互易量子逻辑（RQL）的同步数据链路，其由芯片上及 MCM 载体上的谐振时钟分配实现。该简单物理链路仅含四个约瑟夫森结与 3 fJ/bit 的耗散，包含 300 W/W 的制冷开销。驱动器产生具有 35\,GHz 模拟带宽的信号，并通过 20 $\Omega$ Nb 无源传输线（PTL）连接至单端接收器。为验证此链路，我们设计、制造并测试了两个 32$\times$32 mm$^2$ 的 MCM：其中八个 5$\times$5 mm$^2$ 芯片串行连接并以蛇形时钟供电，四个 10$\times$10 mm$^2$ 芯片以 2 GHz 谐振时钟供电。蛇形时钟 MCM 验证了数据链路组件的性能，并实现了 5.4 dB 的交流偏置裕度，相对于单芯片测试无退化。谐振 MCM 验证了芯片间同步，测得两芯片间交流偏置裕度高达 4.8 dB。该谐振 MCM 能够为跨四个芯片、含 400 万约瑟夫森结的电路供电，预计串行数据率达 10 Gbps。